Lo scopo del corso è fornire un’ampia ed approfondita panoramica sulle moderne tecniche di progettazione low-power per circuiti e sistemi digitali integrati.
Verranno trattati argomenti inerenti le tecniche di progettazione specifiche per circuiti combinatori e memorie SRAM, e verranno affrontate le problematiche relative ai vari livelli di astrazione con i quali è possibile ridurre la dissipazione di potenza. A corredo di ogni argomento, verranno forniti esempi progettuali e se ne approfondiranno gli aspetti peculiari tramite esercitazioni  basate su simulazioni circuitali in ambiente SPICE, MatLab e Xilinx Vivado (per sintesi low power di circuiti descritti in VHDL).

Prerequisiti: • Conoscere il funzionamento del dispositivo MOSFET.
• Conoscere la tecnologia CMOS per la realizzazione di porte logiche digitali.
• Conoscere l'architettura dei dispositivi FPGA
• Conoscere i principali costrutti del linguaggio VHDL

Argomenti: Argomenti delle lezioni:
Potenza ed Energia nei circuiti digitali integrati: introduzione, densità di potenza, hot spot e heat removal, energy harvesting, trend tecnologico.
Il MOSFET in tecnologia nanometrica. Richiami sui modelli I-V in saturazione e regione lineare. Saturazione della velocità dei portatori, tensione di soglia, correnti di leakage: corrente di gate, di sottosoglia, effetto DIBL, effetto GIDL.
Componenti della potenza dissipata nei circuiti digitali. Potenza dinamica relativa alla carica e scarica di carichi capacitivi e relativo modello. Effetti relativi alla tensione di alimentazione e alla probabilità di transizione dei segnali di uscita. Glitch. Potenza di cortocircuito. Potenza statica e stacking effect.
Differenti livelli di astrazione per la riduzione della potenza dissipata: a livello di sistema, a livello di algoritmo, a livello architetturale, a livello di circuito, a livello di dispositivo.
Principali tecniche di riduzione di potenza dissipata nei circuiti logici digitali:
- In fase di design: Technology mapping,  Transistor stacking, Transistors con diversa tensione di soglia e VTH-tapering, Trade-off nel dominio energia-ritardo: scelta tra topologie circuitali differenti, parallelismo e pipiline, low voltage computing.
- In fase di funzionamento: Clock Gating, Power Gating, Dynamic body biasing, Supply ramping, Dynamic voltage scaling.
Tecniche relative a bus, rete di clock, pin di I/O.
Cella di memorie SRAM 6T e principali metriche: funzionalità (data retention, readability, writeability), area occupata, potenza dissipata. Dimensionamento della cella di memoria. Principali tecniche di riduzione della potenza nelle memorie SRAM:
- In fase di design: All’interno della cella: uso di diverse tensioni di alimentazioni e/o transistors con differenti tensioni di soglia. Celle di memoria non convenzionali per la riduzione della potenza statica dissipata. Nei circuiti periferici: linee di worline e bitline gerarchiche.
- In fase di funzionamento: voltage scaling ed effetto sull’affidabilità. Utilizzo di codici a correzioni d’errore. Body biasing, Drowsy cache ed utilizzo della località e della statistica dei dati.
VHDL per progettazione low-power (riduzione dei glitch, clock gating, FSM, datapaths, bus encoding)


Argomenti delle esercitazioni:
Simulazione in ambiente SPICE delle tecniche di progettazione low-power (sia per circuiti combinatori che per memorie).
Modellizzazione in ambiente Matlab di circuiti approssimati e simulazione in ambiente SPICE.
Descrizione e sintesi di circuiti low-power tramite VHDL e software Xilinx Vivado


Testi di riferimento: J. Rabaey “Low Power Design Essentials” Springer 2009.

J.Rabaey “Digital Integrated Circuits: a design perspective”, Prentice Hall 2003.

K. Roy, S. C. Prasad “Low-Power CMOS VLSI Circuit Design” John Wiley and Sons.

Copie di articoli scientifici reperite dal docente